浙江HDMI測試DDR3測試

為了改善地址信號多負(fù)載多層級樹形拓?fù)湓斐傻男盘柾暾詥栴}，DDR3/4的地址、控制、命令和時鐘信號釆用了Fly-by的拓?fù)浣Y(jié)構(gòu)種優(yōu)化了負(fù)載樁線的菊花鏈拓?fù)?。另外，在主板加?nèi)存條的系統(tǒng)設(shè)計中，DDR2的地址命令和控制信號一般需要在主板上加匹配電阻，而DDR3則將終端匹配電阻設(shè)計在內(nèi)存條上，在主板上不需要額外電阻，這樣可以方便主板布線，也可以使匹配電阻更靠近接收端。為了解決使用Fly-by拓?fù)鋵绗F(xiàn)的時鐘信號和選通信號“等長”問題,DDR3/4采用了WriteLeveling技術(shù)進(jìn)行時序補(bǔ)償，這在一定程度上降低了布線難度，特別是弱化了字節(jié)間的等長要求。不同于以往DDRx使用的SSTL電平接口，新一代DDR4釆用了POD電平接口，它能夠有效降低單位比特功耗。DDR4內(nèi)存也不再使用SlewRateDerating技術(shù)，降低了傳統(tǒng)時序計算的復(fù)雜度。DDR3一致性測試是否會提前壽命內(nèi)存模塊？浙江HDMI測試DDR3測試

高速DDRx總線系統(tǒng)設(shè)計

首先簡要介紹DDRx的發(fā)展歷程，通過幾代DDR的性能及信號完整性相關(guān)參數(shù)的 對比，使我們對DDRx總線有了比較所有的認(rèn)識。隨后介紹DDRx接口使用的SSTL電平， 以及新一代DDR4使用的POD電平，這能幫助我們在今后的設(shè)計中更好地理解端接匹配、拓 撲等相關(guān)問題。接下來回顧一下源同步時鐘系統(tǒng)，并推導(dǎo)源同步時鐘系統(tǒng)的時序計算方法。 結(jié)果使用Cadence的系統(tǒng)仿真工具SystemSI,通過實(shí)例進(jìn)行DDRx的信號完整性仿真和時序 分析。 浙江HDMI測試DDR3測試是否可以使用多個軟件工具來執(zhí)行DDR3內(nèi)存的一致性測試？

從DDR1、DDR2、DDR3至U DDR4,數(shù)據(jù)率成倍增加，位寬成倍減小，工作電壓持續(xù)降 低，而電壓裕量從200mV減小到了幾十毫伏?？偟膩碚f，隨著數(shù)據(jù)傳輸速率的增加和電壓裕 量的降低，DDRx內(nèi)存子系統(tǒng)對信號完整性、電源完整性及時序的要求越來越高，這也給系 統(tǒng)設(shè)計帶來了更多、更大的挑戰(zhàn)。

Bank> Rank及內(nèi)存模塊

1.BankBank是SDRAM顆粒內(nèi)部的一種結(jié)構(gòu)，它通過Bank信號BA(BankAddress)控制，可以把它看成是對地址信號的擴(kuò)展，主要目的是提高DRAM顆粒容量。對應(yīng)于有4個Bank的內(nèi)存顆粒，其Bank信號為BA[1:O],而高容量DDR2和DDR3顆粒有8個Bank,對應(yīng)Bank信號為BA[2:0],在DDR4內(nèi)存顆粒內(nèi)部有8個或16個Bank，通過BA信號和BG(BankGroup)信號控制。2GB容量的DDR3SDRAM功能框圖，可以從中看到芯片內(nèi)部由8個Bank組成(BankO,Bankl,…，Bank7),它們通過BA[2:0]這三條信號進(jìn)行控制。

重復(fù)步驟6至步驟9,設(shè)置Memory器件U101、U102、U103和U104的模型為 模型文件中的Generic器件。

在所要仿真的時鐘網(wǎng)絡(luò)中含有上拉電阻(R515和R518),在模型賦置界面中找到 這兩個電阻，其Device Type都是R0402 47R,可以選中R0402 47R對這類模型統(tǒng)一進(jìn)行設(shè)置, 

(12) 選中R0402 47R后,選擇Create ESpice Model...按鈕,在彈出的界面中單擊OK按 鈕，在界面中設(shè)置電阻模型后，單擊OK按鈕賦上電阻模型。

同步驟11、步驟12,將上拉電源處的電容(C583)賦置的電容模型。

上拉電源或下拉到地的電壓值可以在菜單中選擇LogicIdentify DC Nets..來設(shè)置。 DDR3一致性測試是否適用于非服務(wù)器計算機(jī)？

單擊Check Stackup,設(shè)置PCB板的疊層信息。比如每層的厚度(Thickness)、介 電常數(shù)(Permittivity (Er))及介質(zhì)損耗(LossTangent)。

 單擊 Enable Trace Check Mode,確保 Enable Trace Check Mode 被勾選。在走線檢查 流程中，可以選擇檢查所有信號網(wǎng)絡(luò)、部分信號網(wǎng)絡(luò)或者網(wǎng)絡(luò)組(Net Gr。叩s)?？梢酝ㄟ^ Prepare Nets步驟來選擇需要檢查的網(wǎng)絡(luò)。本例釆用的是檢查網(wǎng)絡(luò)組。檢查網(wǎng)絡(luò)組會生成較詳 細(xì)的阻抗和耦合檢查結(jié)果。單擊Optional： Setup Net Groups,出現(xiàn)Setup Net Groups Wizard 窗口。

在Setup NG Wizard窗口中依次指定Tx器件、Rx器件、電源地網(wǎng)絡(luò)、無源器件及 其模型。 DDR3內(nèi)存的一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境？浙江HDMI測試DDR3測試

什么是DDR3內(nèi)存的一致性問題？浙江HDMI測試DDR3測試

DDR3拓?fù)浣Y(jié)構(gòu)規(guī)劃：Fly?by拓?fù)溥€是T拓?fù)?

DDR1/2控制命令等信號，均采用T拓?fù)浣Y(jié)構(gòu)。到了 DDR3,由于信號速率提升，當(dāng)負(fù) 載較多如多于4個負(fù)載時，T拓?fù)湫盘栙|(zhì)量較差，因此DDR3的控制命令和時鐘信號均釆用 F拓?fù)?。下面是在某?xiàng)目中通過前仿真比較2片負(fù)載和4片負(fù)載時，T拓?fù)浜虵ly-by拓 撲對信號質(zhì)量的影響，仿真驅(qū)動芯片為Altera芯片，IBIS文件 為顆粒為Micron顆粒，IBIS模型文件為。

分別標(biāo)示了兩種拓?fù)湎碌姆抡娌ㄐ魏脱蹐D，可以看到2片負(fù)載 時，F(xiàn)ly-by拓?fù)鋵DR3控制和命令信號的改善作用不是特別明顯，因此在2片負(fù)載時很多 設(shè)計人員還是習(xí)慣使用T拓?fù)浣Y(jié)構(gòu)。 浙江HDMI測試DDR3測試