廣西DDR3測試眼圖測試

DDR3拓撲結(jié)構(gòu)規(guī)劃：Fly?by拓撲還是T拓撲

DDR1/2控制命令等信號，均采用T拓撲結(jié)構(gòu)。到了 DDR3,由于信號速率提升，當負 載較多如多于4個負載時，T拓撲信號質(zhì)量較差，因此DDR3的控制命令和時鐘信號均釆用 F拓撲。下面是在某項目中通過前仿真比較2片負載和4片負載時，T拓撲和Fly-by拓 撲對信號質(zhì)量的影響，仿真驅(qū)動芯片為Altera芯片，IBIS文件 為顆粒為Micron顆粒，IBIS模型文件為。

分別標示了兩種拓撲下的仿真波形和眼圖，可以看到2片負載 時，F(xiàn)ly-by拓撲對DDR3控制和命令信號的改善作用不是特別明顯，因此在2片負載時很多 設(shè)計人員還是習慣使用T拓撲結(jié)構(gòu)。 DDR3內(nèi)存的一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境？廣西DDR3測試眼圖測試

DDRx接口信號的時序關(guān)系

DDR3的時序要求大體上和DDR2類似，作為源同步系統(tǒng)，主要有3組時序設(shè)計要求。 一組是DQ和DQS的等長關(guān)系，也就是數(shù)據(jù)和選通信號的時序；一組是CLK和ADDR/CMD/ CTRL的等長關(guān)系，也就是時鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系， 也就是時鐘和選通信號的關(guān)系。其中數(shù)據(jù)和選通信號的時序關(guān)系又分為讀周期和寫周期兩個 方向的時序關(guān)系。

要注意各組時序的嚴格程度是不一樣的，作為同組的數(shù)據(jù)和選通信號，需要非常嚴格的 等長關(guān)系。Intel或者一些大芯片廠家，對DQ組的等長關(guān)系經(jīng)常在土25mil以內(nèi)，在高速的 DDR3設(shè)計時，甚至會要求在±5mil以內(nèi)。相對來說地址控制和時鐘組的時序關(guān)系會相對寬松 一些，常見的可能有幾百mil。同時要留意DQS和CLK的關(guān)系，在絕大多數(shù)的DDR設(shè)計里 是松散的時序關(guān)系，DDR3進行Fly-by設(shè)計后更是降低了 DQS和CLK之間的時序控制要求。 廣西DDR3測試眼圖測試是否可以使用多個軟件工具來執(zhí)行DDR3內(nèi)存的一致性測試？

重復(fù)步驟6至步驟9,設(shè)置Memory器件U101、U102、U103和U104的模型為 模型文件中的Generic器件。

在所要仿真的時鐘網(wǎng)絡(luò)中含有上拉電阻(R515和R518),在模型賦置界面中找到 這兩個電阻，其Device Type都是R0402 47R,可以選中R0402 47R對這類模型統(tǒng)一進行設(shè)置, 

(12) 選中R0402 47R后,選擇Create ESpice Model...按鈕,在彈出的界面中單擊OK按 鈕，在界面中設(shè)置電阻模型后，單擊OK按鈕賦上電阻模型。

同步驟11、步驟12,將上拉電源處的電容(C583)賦置的電容模型。

上拉電源或下拉到地的電壓值可以在菜單中選擇LogicIdentify DC Nets..來設(shè)置。

 閉賦模型窗口，在菜單中選擇 Analyze-*Preferences..,在 InterconnectModels 項 目欄中設(shè)置與提取耦合線模型相關(guān)的參數(shù)，如圖1?125所示。改變Min Coupled Length的值為 lOOmil,也就是說當耦合線長度超過lOOmil時，按耦合模型提取，少于lOOmil時，按單線模 型提取。

 單擊Via modeling setup按鈕，在過孔模型設(shè)置界面將Target Frequency設(shè)置成533 MHz (因為要仿真的時鐘頻率是533MHz)。

 單擊OK按鈕，關(guān)閉參數(shù)設(shè)置窗口。在菜單中選擇Analyze-*Probe..,在彈出的窗 口中單擊Net Browser..菜單，選擇DDR1_CK這個網(wǎng)絡(luò)(或者可以直接在Allegro界面中選取 網(wǎng)絡(luò))?？梢钥吹揭驗橐呀?jīng)設(shè)置好差分線和差分模型，所以會自動帶出差分線DDRl_NCKo 是否可以使用多個軟件工具來執(zhí)行DDR3一致性測試？

有其特殊含義的，也是DDR體系結(jié)構(gòu)的具體體現(xiàn)。而遺憾的是，在筆者接觸過的很多高速電路設(shè)計人員中，很多人還不能夠說清楚這兩個圖的含義。在數(shù)據(jù)寫入(Write)時序圖中，所有信號都是DDR控制器輸出的，而DQS和DQ信號相差90°相位，因此DDR芯片才能夠在DQS信號的控制下，對DQ和DM信號進行雙沿采樣:而在數(shù)據(jù)讀出(Read)時序圖中，所有信號是DDR芯片輸出的，并且DQ和DQS信號是同步的，都是和時鐘沿對齊的!這時候為了要實現(xiàn)對DQ信號的雙沿采樣，DDR控制器就需要自己去調(diào)整DQS和DQ信號之間的相位延時!!!這也就是DDR系統(tǒng)中比較難以實現(xiàn)的地方。DDR規(guī)范這樣做的原因很簡單，是要把邏輯設(shè)計的復(fù)雜性留在控制器一端，從而使得外設(shè)(DDR存儲心片)的設(shè)計變得簡單而廉價。因此，對于DDR系統(tǒng)設(shè)計而言，信號完整性仿真和分析的大部分工作，實質(zhì)上就是要保證這兩個時序圖的正確性。DDR3一致性測試是否包括高負載或長時間運行測試？DDR測試DDR3測試系列

在DDR3一致性測試期間能否繼續(xù)進行其他任務(wù)？廣西DDR3測試眼圖測試

DDR3： DDR3釆用SSTL_15接口，I/O 口工作電壓為1.5V；時鐘信號頻率為400? 800MHz；數(shù)據(jù)信號速率為800?1600Mbps,通過差分選通信號雙沿釆樣；地址/命令/控制信 號在1T模式下速率為400?800Mbps,在2T模式下速率為200?400Mbps；數(shù)據(jù)和選通信號 仍然使用點對點或樹形拓撲，時鐘/地址/命令/控制信號則改用Fly-by的拓撲布線；數(shù)據(jù)和選 通信號有動態(tài)ODT功能；使用Write Leveling功能調(diào)整時鐘和選通信號間因不同拓撲引起的 延時偏移，以滿足時序要求。廣西DDR3測試眼圖測試